二、 数字电路 (Digital Circuits)

数字电路部分从最基本的物理模型出发，构建组合逻辑与时序逻辑单元。

2.1 开关

• PMOS与NMOS可以构成CMOS开关，二者不会同时打开。在静态情况下，不存在电源到地的电流通路，因此静态功耗极低。
• CMOS开关是构成数字逻辑电路的基本单元

2.2 组合逻辑：与或非门

基本逻辑运算有与、或、非三种 |逻辑|逻辑表达式| |--|--| |与|\(Z=A\cdot B\)| |或|\(Z=A+B\)| |非|\(Z=\overline A\)|

CMOS门电路的一般框架 * 上P下N结构，所有晶体管都是共源组态 * 互补：N串则P并，N并则P串 * 开关串联与运算，开关并联或运算 * NMOS开关旁路，输出有求非的过程 * PMOS反向开关，输出有求非的过程

电路设计思路 * 获得真值表 * 利用卡诺图化简，得到逻辑表达式 * 根据逻辑表达式，给出门电路实现 * 从门电路转化为实际CMOS电路

2.3 时序逻辑

时序逻辑电路是在组合逻辑电路基础上添加反馈路径形成的，之后重点介绍两种基于双稳的记忆单元，锁存器和触发器。

2.3.1 锁存器

SR锁存器 两个环接的或非门构成SR锁存器，具有以下几种状态： * （1）\(S=0\)，\(R=0\)，为保持态。此时两个或非门就是两个非门的环接 \(\overline Q=\overline{S+Q}=\overline Q\) \(Q=\overline{R+\overline Q}=Q\) 两个输出都保持不变 * （2）\(S=1\)，\(R=0\)，为置位操作 \(\overline Q=\overline{S+Q}=0\) \(Q=\overline{R+\overline Q}=1\) * （3）\(S=0\)，\(R=1\)，为复位操作 \(Q=\overline{R+\overline Q}=0\) \(\overline Q=\overline{S+Q}=1\) * （4）\(S=1\)，\(R=1\)，这种状态是禁止出现的

D锁存器 D锁存器有一个数据输入端D和一个驱动时钟CLK \(S=D\cdot CLK\) \(R=\overline D \cdot CLK\) * \(CLK=0\)时，SR锁存器保持原状态不变 * \(CLK=1\)时，\(Q=D\)，\(\overline Q=\overline D\)，D锁存器完成数据透明传输功能

2.3.2 触发器

D触发器 锁存器是透明传输机制，\(Q=D\)，触发器则是边沿触发机制，需要在\(CLK\)从0跳到1，或者由1跳0的边沿位置，将输入打入并传输至输出端。